此次公告的中心是IBM所称的“纳米堆栈”，这是一种全新的三维晶体管架构，在其位于纽约州奥尔巴尼的半导体研究设施中开发。该设计以两层粘合层的方式垂直堆叠和错位排列晶体管，使用超薄绝缘材料将它们分隔开来。

这种方法与IBM首创的纳米片技术以及更广泛的行业采用的技术根本不同。纳米片在二维中压缩特征。纳米堆栈在第三个维度上增加了密度。

“我们不仅仅是在制造更小的晶体管，我们在重新定义芯片的构建方式，以提供更大的功率和能效，”IBM研究总监兼IBM院士杰伊·甘贝塔表示。

IBM在VLSI 2026上发布的技术成果报告显示，与IBM 2021年的2纳米芯片相比，结果如下：

• 晶体管密度几乎是两倍
• 性能提升高达50%
• 能效提升高达70%
• SRAM扩展性改善40%

对于AI工作负载而言，SRAM的提升尤为重要。芯片内存带宽是AI加速器的限制因素，更好的SRAM扩展性使芯片设计师能够在不增加面积或功耗的情况下将更多内存放置在更靠近处理器的位置。

现代工艺节点数字不再对应字面上的物理尺寸。IBM的纳米堆栈设计中的晶体管通道层厚度约为5纳米，约15个硅原子。0.7纳米的命名反映了密度和性能代际，而不是芯片上每个特征的直接测量。

IBM对此进行了直接承认。该公司的立场是纳米堆栈方法通过垂直扩展而非通过收缩每个维度接近原子极限来实现预期的亚1纳米扩展的有效增益。

随着传统的二维缩小碰到物理限制（包括量子隧穿、散热和制造成本等），半导体行业面临越来越大的压力。纯光刻改进带来的增益速度已减缓。

IBM的方法通过增加3D顺序集成的密度来解决这一问题。该公司预计，纳米堆栈架构可以支持至少十年的持续扩展。

Techinsights的丹·哈奇森表示，这一发展为“路线图再增加了10到15年。”

主要竞争对手如英特尔、三星和台积电正在追求相关的三维晶体管策略，包括互补FET设计。IBM的公告代表了一条经过验证的亚1纳米阈值的可行路径的工作演示。

IBM与包括Lam Research、东京电子和SCREEN半导体解决方案在内的合作伙伴共同进行这项工作。奥尔巴尼的设施还将容纳来自ASML的高数值孔径极紫外光刻工具，这是逻辑缩放下一阶段所需的系统。

IBM还单独宣布计划成立Anderon，作为一个独立的量子铸造厂，旨在大规模制造量子晶圆。

纳米堆栈芯片仍然是一个研究原型，尽管IBM确认它已经展示了预期的开关性能的功能CMOS逆变器操作。IBM看到了五年内实现生产采用的路径，或大约在2031年。

此次公告并不意味着即将发布产品。它表明行业下一代硬件具有可行的结构基础。

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